独立行政法人 産業技術総合研究所【理事長 野間口 有】（以下「産総研」という）ナノエレクトロニクス研究部門【研究部門長 金丸 正剛】シリコンナノデバイスグループ 松川 貴 主任研究員、昌原 明植 研究グループ長らは、特性ばらつきが世界最小の14 nm世代立体型トランジスタ(フィンFET)を試作した（図1左）。
フィンFETの特性ばらつきの主な原因は、金属ゲート電極材料の物性ばらつきである。今回、物性ばらつきが少ない非晶質の金属ゲート電極材料を開発し、特性ばらつきが世界最小のフィンFETを試作した。14 nm世代以降のSRAM（Static Random Access Memory）をはじめとする集積回路では、素子の特性ばらつきによる性能向上の阻害と歩留まりの低下が最大の課題であるが、今回の成果によりその課題が解決できると期待される。
この技術の詳細は、2012年12月10～12日に米国サンフランシスコ市で開催される国際会議2012 International Electron Devices Meeting (IEDM 2012)で発表される。
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図1 試作した低ばらつきフィンFET(左)と特性ばらつき強度の過去の報告例との比較（右） |
これまで、シリコン集積回路は、その最小構成単位であるトランジスタを微細化することにより高性能化・高集積化を実現してきた。トランジスタ微細化はコスト削減にもつながるため、微細トランジスタ開発の熾烈な競争が続いている。しかし、2017年以降に市場投入が想定されている14 nm世代トランジスタ技術では、その寸法の小ささからトランジスタ素子間の特性ばらつきの問題が大きく顕在化してくると考えられており、製品の性能向上の阻害と著しい歩留まり低下が懸念されている。とりわけ、システムLSIやマイクロプロセッサの50 %以上の面積を占めるSRAMでは、最小寸法のトランジスタを多用するため、特性ばらつきの影響を受けやすい。このため、特性ばらつきの少ない微細トランジスタの開発が強く求められている。
産総研は、3次元立体構造にしたフィンFETと呼ばれる新構造トランジスタの研究を推進してきた。これまでの研究において、素子特性を電気的に制御するための端子が付加された4端子型フィンFETを提案し、2003年に動作検証に成功している。2008年にはフィンFETにおける新たな特性ばらつき要因として、金属ゲート電極材料の物性のばらつきを提唱、さらに、物性ばらつきを低減できるトランジスタ作製技術を提唱した(2010年6月15日 産総研プレス発表)。また、14 nm世代フィンFETのオン電流ばらつきの主要因を解明し(2011年12月8日 産総研プレス発表)、その後もフィンFETの特性ばらつきを抑えるための研究開発を継続してきた。
本研究開発は、独立行政法人 新エネルギー・産業技術総合開発機構の委託事業「ナノエレクトロニクス半導体新材料・新構造ナノ電子デバイス技術開発（平成21～23年度）」の一環として行われた。
トランジスタの微細化によって顕在化する特性ばらつきは、大きく分けてオフ電流ばらつき、オン電流ばらつきとなって現れ、集積回路の性能に悪影響を与える。オフ電流ばらつきにより、集積回路チップ中の一部のトランジスタのオフ電流が設計値に比べ指数関数的に増加し、このためにチップ全体の待機時消費電力が大幅に増加してしまう。集積回路の動作速度は、回路を構成する最もオン電流の低いトランジスタにより制限されてしまうため、オン電流ばらつきにより設計値よりも回路の動作速度が低下する。すなわち、トランジスタの微細化を進めたにもかかわらず、動作速度が向上せず、しかも消費電力が増加するという深刻な問題が発生する。
22 nm世代以降に導入が始まったフィンFETでは、特性ばらつきの主な要因はゲート電極の仕事関数という物性のばらつきである。トランジスタの重要な電気的特性であるしきい値電圧は、金属ゲート電極材料の仕事関数により決まる。一般に用いられる金属ゲート電極材料は多結晶構造で、個々の結晶粒の界面（結晶粒界）ごとに仕事関数がばらついているため、しきい値電圧にばらつきが発生する（図2）。
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図2 フィンFETのしきい値ばらつきの主な要因 |
そこで、通常の多結晶金属(窒化チタンTiNなど)の代わりに、結晶粒界を持たない非晶質金属材料(窒化タンタルシリコンTaSiN)をゲート電極材料として用いて、電気的特性ばらつきの比較を行った。図3に、今回開発した非晶質TaSiN金属ゲート電極を持つフィン断面の電子顕微鏡像と、従来型多結晶TiN金属ゲート電極との比較を示す。非晶質TaSiN金属ゲート電極はフィンチャネルの側壁に均質に成膜されており、TiN電極のようなばらつきの原因となる結晶粒界はみられない。また、TiN電極では結晶構造を反映して周期的で離散的なスポットパターンの電子線回折が観測されるが、TaSiN電極では周期性がないことを示すぼやけたリング状の電子線回折パターンが観測され、非晶質TaSiN金属ゲート電極がフィンチャネル上に適切に形成されていることがわかる。
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図3 今回開発した非晶質TaSiN金属ゲートフィンFETと従来型多結晶TiN金属ゲートフィンFETの比較 |
作製したフィンFETについて、さまざまな設計寸法の素子の電気的特性ばらつきのうち、しきい値電圧ばらつきと相互コンダクタンスばらつきの2つのばらつきの解析を行った。図4に、測定されたしきい値電圧ばらつきに関するPelgromプロットを示す。プロットの傾きが小さいほど特性ばらつきが小さいことを示す。非晶質TaSiN金属ゲートを用いることにより、多結晶金属ゲートに比べて、しきい値ばらつきを大きく低減でき、これまで報告されているフィンFETの値の中で最小値(1.34 mVµm)を示した。この値は、15 nm世代のSRAMの正常動作に必要とされる値を満たしている（図1右）。すなわち、この技術はトランジスタ微細化に伴うしきい値ばらつきの顕在化を抑制する技術にブレークスルーをもたらすものである。
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図4 Pelgromプロットによる非晶質TaSiN金属ゲートと従来型多結晶TiN金属ゲートのしきい値電圧ばらつきの比較 |
図5に、ゲート長100 nmと50 nmの場合の、相互コンダクタンスばらつきの比較を示す。しきい値電圧ばらつきと同様に、ゲート長縮小により相互コンダクタンスばらつきが増加するが、非晶質金属ゲート電極の導入により、ばらつき増加を大幅に抑制できる。相互コンダクタンスばらつきは、14 nm世代以降のトランジスタのオン電流のばらつきの主な要因として顕在化するため、非晶質金属ゲート電極を用いたフィンFETは14 nm世代以降のオン電流ばらつき問題の解決に有効と考えられる。ひいてはSRAMをはじめとする集積回路の歩留まりが低下する問題や、集積回路の性能向上と低消費電力化の限界の解決につながると考えられる。なお本技術は、デバイスメーカーのみならず、半導体製造装置メーカー、材料メーカー、計測評価機器メーカーが活用することができ、これらの企業への技術移転、協働も念頭に研究を推進している。
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図5 今回開発した非晶質TaSiN金属ゲートによる相互コンダクタンスばらつき抑制効果 |
今後は、フィンFETを用いた集積回路を作製し、回路レベルでの低消費電力化と歩留まり向上の実証を目指す。