スピンRAM（MRAM）の大容量化を可能にする垂直磁化TMR素子

　独立行政法人 産業技術総合研究所【理事長 野間口 有】（以下「産総研」という）ナノスピントロニクス研究センター【研究センター長 湯浅 新治】金属スピントロニクスチーム【研究チーム長 久保田 均】薬師寺 啓 主任研究員は、大容量のスピン注入型磁気抵抗ランダムアクセスメモリー（スピンRAM）の記憶素子となる、高性能な垂直磁化トンネル磁気抵抗（TMR）素子を開発した。

　スピンRAMは記憶を保持するのに電力を使わずIT機器等の省エネルギーにつながるため、その開発、特に1ギガビット（Gbit）以上の大容量化が期待されている。記憶容量がGbitを超えるような大容量スピンRAMを実現するには、大きな出力信号を得るための高い磁気抵抗（MR）比だけでなく、周辺回路とのインピーダンス整合のための低い電気抵抗を併せ持つ垂直磁化TMR素子の開発が不可欠である。例えば1 Gbit級の大容量を実現するには、少なくとも50 %を越えるMR比を維持しながら、素子抵抗（RA）値を30 Ωμm²以下にする必要があるが、このような特性を持つ垂直磁化TMR素子はこれまで実現されていなかった。今回開発した垂直磁化TMR素子では、85 %に達するMR比と約4 Ωμm²の低いRA値の両立に成功した（図1星印）。この技術により5 Gbit以上の大容量スピンRAMの回路設計が実現可能となった。

　この技術の詳細は、Applied Physics Express誌にて2010年5月14日にオンライン公開される。

図1　垂直磁化TMR素子の読み出し性能（RA値、MR比）と設計可能なスピンRAMの容量 今回の開発（図中の星印）により、容量5 Gbit以上の回路設計が可能となった。

　近年、省エネルギーの観点からパーソナルコンピューター、携帯電話等の電子機器に多く用いられている半導体メモリー（DRAM）の不揮発化（情報の書き込み、読み出しだけに電力が必要で、記憶保持には電力を使わない）が強く求められている。TMR素子をベースとするスピンRAMは不揮発、高速、高書き換え耐性等の特徴を持つため、従来の半導体メモリーを凌駕するユニバーサルメモリーとして開発が進められている。これまでに面内磁化TMR素子を記憶素子として用いた数～数十メガビット（Mbit）の小容量スピンRAMが試作され、スピンRAMの高いポテンシャルが実証されている。しかし、コンピューター内部で使われているDRAMを置き換えるには、Gbit級の大容量が必要であるため、スピンRAMの大容量化が強く求められている。

　産総研は、大容量スピンRAMの実現に向けた研究開発を推進しており、磁化が面内を向いた面内磁化TMR素子においていち早く基本動作を実証し、記憶保持性能の向上を図ってきた。一方、磁化が膜面に垂直方向に向いた垂直磁化TMR素子は、面内磁化TMR素子に比べより低い書き込み電流値を示すため、国内外で精力的な研究開発が進められている。

　2008年、産総研は株式会社 東芝らと共同で、垂直磁化TMR素子をベースとしたスピンRAMの試作に世界で初めて成功し、Gbit級のスピンRAMに必要な記憶保持性能と低い書き込み電流値を両立できることを原理的に示した。しかし、実際のメモリーとして必要な読み出し性能の向上が課題として残されていた。読み出し性能の向上には、インピーダンス整合のための低いRA値と、強い信号を得るための高いMR比を両立させなければならず、垂直磁化TMR素子の低RA・高MR化が急務であった。産総研は1 Gbitの容量実現に必要とされる読み出し性能として、単位面積で規格化したRA値を30 Ωμm²以下、信号強度に対応するMR比を50 %以上と目標を設定し研究開発を進めてきた。

　なお、本研究開発は独立行政法人 新エネルギー・産業技術総合開発機構（NEDO）のプロジェクト研究「スピントロニクス不揮発性機能技術プロジェクト」(平成18年度から)によるものである。

表１　スピンRAM記憶素子の要求性能に対する、垂直磁化TMR素子性能の達成情況

　本研究開発の技術的なキーポイントは、（1）TMR素子を構成する超薄膜を平坦化する技術の開発、および、（2）高いスピン分極を誘起する界面層の開発、の2つである。図2（右）に今回開発した垂直磁化TMR素子の、積層構造の概略を示す。垂直磁化電極層-1はテルビウム鉄コバルト（TbFeCo）層と界面層、垂直磁化電極層-2はコバルト/白金（Co/Pt）積層と界面層から構成され、矢印に示すように基板面に対して垂直方向に磁化する。垂直磁化電極層-1と垂直磁化電極層-2の磁化の向きが同方向か、逆方向かによって、電気抵抗が大きく変化し、それによって情報を記憶できる。

　30 Ωμm²以下のRA値を実現するためには、トンネルバリアーとして用いる酸化マグネシウム（MgO）層の厚さを、1.3ナノメートル（nm）程度以下に薄くすることが必要である。これは原子層にして5層程度の厚さに相当し、このような極薄膜のトンネルバリアーを、欠陥を含まず均一に成膜することは非常に難しい。そこで、トンネルバリアー層とトンネルバリアー層の下の垂直磁化電極層-2（図2右）の表面を原子レベルで平坦化するための薄膜作製プロセスの開発に取り組んだ。その結果、原子レベルで平坦な表面の垂直磁化電極層-2、および、極薄かつ均一な膜厚（約1 nm）のトンネルバリアー層（MgO層）の形成に成功し（図2左）、これにより垂直磁化TMR素子のRA値として世界最高レベルの約4 Ωμm²を達成した。

図2　開発した垂直磁化TMR素子の断面構造の電子顕微鏡写真（左）と断面構造の模式図（右） 超薄膜平坦化技術および高スピン分極界面層の開発により、超低RA値と高MR比の両立に成功した。

　また、界面層材料として、結晶性のコバルト鉄（CoFe）合金とアモルファス合金であるコバルト鉄ボロン（CoFeB）合金を組み合わせた界面層を新規に開発した。通常はCoFeBのみで構成される界面層へCoFeを導入することにより、アモルファス層の結晶化を促進させることができた。アモルファス層の結晶化は、高いMR比を得るために不可欠である。この新しい界面層を導入した効果により、今回開発した垂直磁化TMR素子では、低RA値（約4 Ωμm²）でありながら高いMR比（85 %）を得ることができたと考えられる。

　本技術開発により、上記のような優れた読み出し性能を実現でき、垂直磁化TMR素子としては初めて、1 Gbitの記憶容量実現に要求される数値であるMR比50 %以上とRA値30 Ωμm²以下を満たすことに成功した（図3）。さらに、MR比を85 %に向上させRA値を約4 Ωμm²にまで低減できたことから、当初の目標を上回る、記憶容量5 Gbit以上のスピンRAMの回路設計が可能となった。これにより、垂直磁化TMR素子を用いた大容量スピンRAMの開発が大きく前進すると期待される。

図3　垂直磁化TMR素子の読み出し性能（RA値、MR比）と設計可能なスピンRAM記憶容量 星印は今回開発した素子の性能、丸印は既存の素子の性能（報告値）を示す。

　今回開発した技術は、他の材料・結晶配向を持つ垂直磁化膜層にも適用可能であり、非常に幅広い応用の可能性がある。今後は、本技術をベースにさらに高いMR比の実現に努め、大容量スピンRAMの量産化技術の確立を目指す。

◆スピン注入型磁気抵抗ランダムアクセスメモリー（スピンRAM）

トンネル磁気抵抗素子（TMR素子）を用いたコンピューター用メモリーで不揮発・高速・低消費電力・低電圧駆動・高集積といった優れた特性を備える。TMR素子に含まれる2つの強磁性電極の磁化の相対的な方向により高抵抗状態と低抵抗状態をとり、それぞれ、”1”と”0”に対応させて情報を記憶できる。情報の書き込みは、電流を流して生じるスピン注入磁化反転により行う。[参照元へ戻る]

◆垂直磁化トンネル磁気抵抗（TMR）素子、磁気抵抗（MR）比

垂直磁化強磁性体／絶縁体／垂直磁化強磁性体からなる微小TMR素子で、それぞれ厚さが1～数ナノメートルの非常に薄い層からなる。垂直磁化強磁性体は、基板面に対して垂直方向に磁化が向いている。絶縁体の両側の垂直磁化強磁性体は金属であり、電圧を加えると絶縁体を通してトンネル電流が流れる。2つの垂直磁化強磁性体の持つ磁化の向きが同方向の時と逆方向の時で、TMR素子の電気抵抗が大きく変化する。この抵抗変化率を磁気抵抗（MR: Magnetoresistance）比と呼び、スピンRAMの読み出し信号の性能指標となる。[参照元へ戻る]

◆インピーダンス整合

半導体メモリーデバイス中で電気信号の伝送を高効率で行うためには、インダクタンス、キャパシタンス、および抵抗から決まるインピーダンスの整合が必要である。スピンRAMは、ギガヘルツの高速で動作するためインピーダンス整合が重要である。[参照元へ戻る]

◆素子抵抗（RA）値

TMR素子の単位面積（1 μm²）で規格化した抵抗値であり、Resistance-Area（RA）productと呼ばれる。[参照元へ戻る]

◆酸化マグネシウム（MgO）

TMR素子のトンネルバリアーとして用いる。原子が規則的に配列した結晶の性質を持つため、電子が散乱されずにトンネルでき、それにより大きなMR比を得ることができる。[参照元へ戻る]